DE0092 Funkcionālo un loģisko shēmu modelēšana

Kods DE0092
Nosaukums Funkcionālo un loģisko shēmu modelēšana
Statuss Obligātais/Ierobežotās izvēles
Līmenis un tips Augstākā līmeņa, Profesionālais
Tematiskā joma Elektronika un telekomunikācijas
Struktūrvienība Datorzinātnes, informācijas tehnoloģijas un enerģētikas fakultāte
Mācībspēks Artūrs Āboltiņš, Rihards Novickis
Kredītpunkti 4.0
Daļas 1
Anotācija Šis ir studiju kurss lauka programmējamo ventiļu matricu (Field Programmable Gate Array – FPGA) programmēšanā. Studiju kursā tiek apskatīti ciparu elektronisko shēmu pamati, dažādi veidi ciparu elektronisko sistēmu aprakstīšanai un reprezentācijai izmantojot laika diagrammas, RTL izklājumu, stāvokļa diagrammas, un tml., kā arī implementācija izmantojot HDL valodas, simulācijas un reālo iekārtu programmēšana. Studiju kursa gaitā, apskatāmo problēmu sarežģītība pieaug – no vienkāršiem skaitītājiem līdz kompleksiem vadības mezgliem, stāvokļa automātiem un signālu apstrādes konveijeriem..
Studiju kursa saturs
Saturs Pilna un nepilna laika klātienes studijas Nepilna laika neklātienes studijas
Kontaktstundas Patstāvīgais darbs Kontaktstundas Patstāvīgais darbs
Lekc.: Pārskats par funkcionālo un loģisko shēmu simulācijas un izstrādes sistēmām. 4 6 0 0
Lekc.: Fiksētā punkta aritmētikas izmantošana ciparu signālapstrādes algoritmos. 4 6 0 0
Lekc.: Ievads darbā ar loģisko shēmu izstrādes sistēmu Quartus II vidē. 4 6 0 0
Lekc.: Vienkāršu loģisku shēmu grafiska veidošana Quartus II vidē. 4 6 0 0
Lekc.: Ievads darbā ar FPGA aparatūras izstrādes līdzekļiem. 4 6 0 0
Lekc.: Ievads VHDL valodā un loģisko shēmu izstrāde. 8 12 0 0
Lekc.: Ievads Verilog valodā un loģisko shēmu izstrāde. 4 6 0 0
Lab. d.: Ģeneratora izveide FPGA, izmantojot Quartus vidi. 4 6 0 0
Lab. d.: Decimālā skaitītāja ar 7 segmentu LCD indikatoru izveide ar FPGA izstrādes līdzekli. 4 6 0 0
Lab. d.: LCD monitora pieslēgšana FPGA izstrādes līdzeklim. 4 6 0 0
Lab. d.: Signālu formas kontrole darbā ar FPGA. 4 6 0 0
Kopā: 48 72 0 0
Mērķis un uzdevumi, izteikti
kompetencēs un prasmēs 		Studiju kusa mērķis ir iepazīstināt ar programmējamo loģisko shēmu izstrādi un to simulāciju. Studiju kursa uzdevumi ir: iepazīstināt ar FPGA un HDL; attīstīt prasmes, kas nepieciešamas problēmu risināšanai (t.i., kontroliera vai signāla apstrādes moduļa projektēšanai), izmantojot programmējamas loģikas paradigmas, izstrādes rīkus un programmējamas loģikas ierīces.
Sasniedzamie studiju
rezultāti un to vērtēšana 		Prot patstāvīgi darboties FPGA izstrādes vidē Quartus II, veidot tajā grafiski vienkāršākās loģiskās shēmas un simulēt tās. - Plānoto laboratorijas darbu sekmīga izstrāde un aizstāvēšana. Nokārtots eksāmens.
Spēj patstāvīgi izstrādāt relatīvi vienkāršu sistēmu loģiskās shēmas VHDL/Verilog valodās un simulēt to darbību Quartus II/ModelSim vidē. - Sekmīgi izstrādāts individuālais uzdevums. Sekmīga visu plānoto laboratorijas darbu izstrāde un aizstāvēšana. Nokārtots eksāmens.
Prot patstāvīgi īstenot vienkāršu loģisko shēmu darbību ar FPGA izstrādes līdzekļiem. - Sekmīga visu plānoto laboratorijas darbu izstrāde un aizstāvēšana. Nokārtots eksāmens.
Rezumējums: prot patstāvīgi izstrādāt relatīvi sarežģītu sistēmu funkcionālās shēmas un simulēt tās. Spēj patstāvīgi izstrādāt loģiskās shēmas VHDL/Verilog valodā un īstenot to darbību ar FPGA izstrādes līdzekļiem. - Sekmīgi izstrādāts individuālais uzdevums. Sekmīgi aizstāvēti visi laboratorijas darbi, nodoti visi mājas darbi, nokārtots eksāmens.
Studiju rezultātu vērtēšanas kritēriji
Laboratorijas darbi - 20%
Individuālais uzdevums - 30%
Eksāmens - 50%
 
Priekšzināšanas Elektro inženiermatemātikas pamati, ciparu elektronikas pamati, signālu teorijas pamati.
Studiju kursa plānojums
Daļa KP Stundas Pārbaudījumi
Lekcijas Prakt. d. Lab. Ieskaite Eksāmens Darbs
1 4.0 16.0 0.0 32.0 *
Pieteikties uz šo kursu
[Kursa apraksts PDF formātā]