RTR532 Funkcionālo un loģisko shēmu modelēšana

Kods RTR532
Nosaukums Funkcionālo un loģisko shēmu modelēšana
Statuss Obligātais/Ierobežotās izvēles
Līmenis un tips Augstākā līmeņa, Akadēmiskais
Tematiskā joma Elektronika un telekomunikācijas
Struktūrvienība Datorzinātnes, informācijas tehnoloģijas un enerģētikas fakultāte
Mācībspēks Artūrs Āboltiņš, Mihails Pudžs
Kredītpunkti 4.0 (6.0 ECTS)
Daļas 1
Anotācija Sarežģītu sistēmu simulācijas un izstrādes vides (SIMULINK, Ptolemy u.c.) . Loģisko shēmu izstrādes vides Quartus II un ISE. Funkcionālo shēmu izstrāde, izmantojot MATLAB/SIMULINK. Ievads ciparu shēmu apraksta un sintēzes valodās VHDL un Verilog. Loģisko shēmu izstrādes līdzekļi. Reālu loģisko shēmu izstrāde, izmantojot Quartus vidi..
Studiju kursa saturs
Saturs Pilna un nepilna laika klātienes studijas Nepilna laika neklātienes studijas
Kontaktstundas Patstāvīgais darbs Kontaktstundas Patstāvīgais darbs
Lekc.: Pārskats par funkcionālo un loģisko shēmu simulācijas un izstrādes sistēmām 2 3 0 0
Lekc.: Fiksētā punkta aritmētikas izmantošana ciparu signālapstrādes algoritmos 2 3 0 0
Lekc.: Ievads darbā ar loģisko shēmu izstrādes sistēmu Quartus II vidē. 2 3 0 0
Lekc.: Vienkāršu loģisku shēmu grafiska veidošana Quartus II vidē 2 3 0 0
Lekc.: Ievads darbā ar FPGA aparatūras izstrādes līdzekļiem. 4 6 0 0
Lekc.: Ievads VHDL valodā un loģisko shēmu izstrāde 8 12 0 0
Lekc.: Ievads Verilog valodā un loģisko shēmu izstrāde 2 3 0 0
Lekc.: Loģisko shēmu apraksta koda ģenerācija, izmantojot SIMULINK HDL Coder un DSP Builder. 4 6 0 0
Lab. d.: Fiksēta punkta aritmētikas realizācija MATLAB/Simulink/FPGA 4 6 0 0
Lab. d.: Ģeneratora izveide FPGA, izmantojot Quartus vidi 4 6 0 0
Lab. d.: Decimālā skaitītāja ar 7 segmentu LCD indikatoru izveide ar FPGA izstrādes līdzekli 5 7 0 0
Lab. d.: LCD monitora pieslēgšana FPGA izstrādes līdzeklim 5 8 0 0
Lab. d.: Signālu formas kontrole darbā ar FPGA 4 6 0 0
Kopā: 48 72 0 0
Mērķis un uzdevumi, izteikti
kompetencēs un prasmēs 		Iepazīties ar sarežģītu sistēmu funkcionālo shēmu izstrādi un to simulāciju. Iegūt prasmes veidot reālas, uz FPGA balstītas, loģiskās shēmas VHDL valodā, patstāvīgi kā arī patstāvīgi īstenot reālus, uz FPGA balstītus, inženierprojektus. Prast patstāvīgi apgūt un spēt pilnveidot zināšanas sistēmu simulācijā, shēmu apraksta valodās un FPGA balstītu sistēmu izstrādē.
Sasniedzamie studiju
rezultāti un to vērtēšana 		Prot patstāvīgi izveidot un simulēt relatīvi sarežģītu sistēmu funkcionālās shēmas MATLAB/SIMULINK vidēs. - Ieskaitīts atbilstošais kontroldarbs. Visu plānoto laboratorijas darbu sekmīga izstrāde un aizstāvēšana. Nokārtots eksāmens.
Spēj patstāvīgi darboties ar fiksētā punkta aritmētiku MATLAB/ SIMULINK vidēs un VHDL/Verilog valodās. - Ieskaitīts atbilstošais kontroldarbs. Visu plānoto laboratorijas darbu sekmīga izstrāde un aizstāvēšana. Nokārtots eksāmens.
Prot patstāvīgi darboties FPGA izstrādes vidē Quartus II, veidot tajā grafiski vienkāršākās loģiskās shēmas un simulēt tās. - Plānotā laboratorijas darbu sekmīga izstrāde un aizstāvēšana. Nokārtots eksāmens.
Spēj patstāvīgi izstrādāt relatīvi vienkāršu sistēmu loģiskās shēmas VHDL/Verilog valodās un simulēt to darbību Quartus II/ModelSim vidē. - Sekmīgi izstrādāts individuālais uzdevums. Sekmīga visu plānoto laboratorijas darbu izstrāde un aizstāvēšana. Nokārtots eksāmens.
Prot patstāvīgi īstenot vienkāršu loģisko shēmu darbību ar FPGA izstrādes līdzekļiem. - Sekmīga visu plānoto laboratorijas darbu izstrāde un aizstāvēšana. Nokārtots eksāmens.
Prot patstāvīgi izveidot relatīvi vienkāršu funkcionālo shēmu VHDL/Verilog kodus, izmantojot MATLAB/SIMULINK HDL koderi. - Ieskaitīts atbilstošais mājas darbs. Sekmīga atbilstošā laboratorijas darba izstrāde un aizstāvēšana. Nokārtots eksāmens.
Rezumējums: Prot patstāvīgi izstrādāt relatīvi sarežģītu sistēmu funkcionālās shēmas un simulēt tās. Spēj patstāvīgi izstrādāt loģiskās shēmas VHDL/Verilog valodā un īstenot to darbību ar FPGA izstrādes līdzekļiem - Sekmīgi izstrādāts individuālais uzdevums. Sekmīgi aizstāvēti visi laboratorijas darbi, nodoti visi mājas darbi, nokārtots eksāmens.
Priekšzināšanas Elektro inženiermatemātikas pamati, ciparu elektronikas pamati, signālu teorijas pamati
Studiju kursa plānojums
Daļa KP EKPS Stundas Pārbaudījumi
Lekcijas Prakt. d. Lab. Ieskaite Eksāmens Darbs
1 4.0 6.0 2.0 0.0 2.0 *
Pieteikties uz šo kursu
[Kursa apraksts PDF formātā]